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2008年9月7日 星期日

Introduction to LOD Effect (下)

Introduction to LOD Effect (上)一文中,已经简单的介绍LOD (Length of Diffusion) Effect,接着来谈谈如何降低LOD Effect对电路的影响。LOD Effect有两个重要参数SA、SB,由前文得知我们可以预先估计SA、SB的长度代入模拟中,这样就可以精确的把LOD Effect考虑进去。不过实际电路设计时,你无法很准确的估计每个Device的SA(SB),尤其是Analog Circuit Layout上,还需考虑许多对称的问题。所以一般我们只预估重要设计(Critical Block)里面的SA(SB),再利用Layout上的技巧来降低LOD Effect对电路的影响。(注一)

这里用一个Current Mirror电路为例子,如图一,Ii为输入电流、Io为输出电流。

图一:


假设我们要设计Ii=Io,也就是要MOS1=MOS2。我们可以单独把MOS1和MOS2画出来,且SA1=SA2、SB1=SB2,如图二。这样LOD Effect对MOS1和MOS2的影响是相同的。


图二:


图二是MOS1和MOS2各只有一个Finger的状况,假如是MOS1和MOS2为Multi Fingers呢?图三为MOS1和MOS2各有2个Fingers的状况,虽然MOS1和MOS2里各自两个Finger的SA、SB不同,但对MOS1、MOS2来说只要SA11=SA21、SB11=SB21、SA12=SA22且SB12=SB22,MOS1就是等於MOS2。所以当我们要设计Ii=Io(MOS1=MOS2)时,不论是否为Single Finger或是Multi Fingers,我们只要确定MOS1和MOS2的Layout一模一样即可避免LOD Effect所造成的Mismatch,即使MOS1和MOS2画在同一块Diffussion上也是如此。

图三:


如图一,如果我们的设计不是Ii=Io,例如Ii=4*Io,这时我们可以单独先把MOS1画出来再把同样的Layout复制4次成MOS2即可。不过为了要节省面积的关系,我们通常会把MOS1和MOS2画在同一块OD(difussion)上,这时Layout上就要特别注意。假设当SA(SB)大於5um时LOD Effect的影响小到可以忽略(注二), 图四把MOS1和MOS2画在同一块OD上,所以我们必须把最外侧(最左、最右)Fingers的OD延伸到大於5um的状况下,这时将可以把LOD Effect影响忽略。

图四:(MOS1有两个fingers,MOS2有8个fingers。)


由图四的例子可知,我们必须把重要电路(Ex: Current Mirror、Differential pair)的SA(SB)设计成>5um的状况下,而其他不重要电路则可不遵守这样的规则。如图五,我们把Critical Cicuits摆在整个Diffussion中间,Non-Critical Cicuits(Ex: Switches、Dummy Devices)摆在两旁,而Critical Cicuits最外侧(最左、最右)Fingers其Gate到OD距离必须大於5um。


图五:(Critical Circuits有6个fingers,Non-Critical Circuits有4个fingers。)


所以利用Layout上的技巧来降低LOD Effect对电路的影响最大原则就是"重要电路(Ex: Current Mirror、Differential Pair)的SA(SB)设计成>5um"(注二),其它的layout对称问题就如一般的类比电路布局技巧一样(注三)。
?
注一:如果能预估所有元件的SA(SB)是再好不过了。?
注二:不同制程下,可容忍的gate到diffusion长度皆不同,在设计电路时,要先找到这个值,在这里是假设5um。
注三:类比电路布局技巧可参考台北大学黄弘一教授(Prof. Hong-Yi Huang)的"混合信号积体电路设计与布局"讲义。

延伸阅读1:Introduction to LOD Effect (上) by BuBuChen
延伸阅读2:Well Proximity Effect
延伸阅读3:OD Space Effect (OSE)
延伸阅读4:Poly Space Effect (PSE)
延伸阅读5:?Self-Heating Effect (SHE) 自我加热效应?by BuBuChen

参考文献(References):
[1] Y. M. Sheu, et al., "Impact of STI Mechanical Stress in Highly Scaled MOSFETs," in Proc. IEEE International Symposium on VLSI Technology, Systems and Applications, 2003, pp. 76-79.
[2] P. G. Drennan, et al., "Implications of Proximity Effects for Analog Design," in Proc. IEEE Custom Integrated Circuits Conference, 2006, pp. 169-176.



8 则留言:

  1. 1.如果确定了制程,可以请layout工程师先依他们的习惯与design rule建立pcell,我想,这样预估SA与SB可能会较为容易吧?

    2.不知道hspice在multi-finger的状况下是怎麽定义SA和SB?有的finger离fox很远,有的finger离fox很近,在hspice中可能只用m=4来表现一个4finger的mos

    3.你的图四和图五有点怪,应该是>5um,怎麽图说写成<5um

    4.图三和图四的做法好像有点不同,图三两个mos因为受到一样的LOD effect而匹配,图四则是poly到fox的距离已经长到使LOD effect影响很小(就是上集所说的趋於饱和),而使两个mos匹配,是吗?

    留言框真小,真难写 = =

    版主回覆:(08/29/2008 03:23:48 PM)


    1. 这样做应该可行,其实PDK里有预估SA、SB,但我试着做CDL Out,SA(SB)并不会转出来。
    2. 在pre-sim似乎只能写m=4,要不然就要一个finger当成一个MOS写。
    3. Sorry,已经更正。谢谢。
    4. 是的。图三是真正的match,图四是让误差变小到可以忽略。我自己是常用图四、五的方法,因大部分的状况都是元件很多的时後,为了要节省面积。
    5.pixnet改版後,留言框变小了,我会写信去反应。

    谢谢你认真的把文章读完,还帮我抓了好几个bug,真的很谢谢你。

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  2. 隔壁邻居L小妹2008年9月8日 下午4:34

    1.写得很好
    2.非常用心
    3.掌声鼓励


    版主回覆:(09/08/2008 12:47:55 PM)


    谢谢你~什麽时候来喝咖啡??

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  3. 你真可爱ㄟ, 这麽怀念旧人, 这样你的模范新人不会吃醋喔:b

    版主回覆:(09/09/2008 02:23:26 PM)


    没有怀念~~~他们都是我的恩师,我很感谢他们...

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  4. Good stuff !


    版主回覆:(09/10/2008 02:12:17 PM)


    Thanks.
    I think it is useful to every circuit designers.

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  5. 你不会是第一届跟黄老师的学长XX伦吧???
    题外话~

    我有点想请教的就是使用工作站模拟,PDK元件叫出只要给WL值,他就会自动算出sd,ad,as,pd,ps,nrd,nrs,sa,sb,sca,scb,scc。这些参数,如使用PC版Hspice模拟(1.不想从工作站转出netlist在PC模拟,2.不想在.sp档上,写入计算这些参数的公式),他有内建的公式去运算吗???.OPTION要怎给???

    感恩~

    版主回覆:(10/03/2008 04:31:44 PM)


    我比那个XX伦帅多了~~~^^

    只有工作站上的PDK可以直接算出那些参数;如果想在pc上算出那些东西,可能要自己写程式,或是以後的EDA vendor有提供这样的程式才行。

    .option怎麽给是什麽意思?可否说清楚些~~~

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  6. 你好 我想请问一下 有关於你在文中所提到的SA和SB这些参数,在TSMC
    所提供的MODEL档里有吗?因为我比较习惯用单机版的HSPICE模拟,我要怎麽确定我的MODEL档里有你上述所说的参数呢?谢谢唷^^


    版主回覆:(01/13/2009 05:06:12 PM)


    SA, SB你必须给他,你只要确定你的TSMC model是BSIM 4的版本就有把LOD effect给model进去了,
    不论是linux或是xp的HSPICE都是一样的~~^^

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