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2016年3月12日 星期六

OD Space Effect (OSE)

从0.25um以下的半导体制程,利用STI的方法来做隔绝元件与元件。由於STI的作法,会在Substrate上挖出一个沟槽,再填入二氧化矽当绝缘层,这个动作会产生应力的问题,对元件NMOS和PMOS产生额外的影响。

本篇所谈的OD space effect (OSE) or OD spacing effect和先前提到的LOD effect [1], [2]一样, 都是因为半导体制程里STI (Shallow trench isolation)所造成的,所以LOD和OSE可称为STI stress effect。在65nm之前的制程,OSE的影响并不明显,所以STI stress effect单纯指LOD effect。而45nm以下的先进制程,OSE的影响就不能再被忽略了。

什麽是OSE?

如下图一为一个NMOS,STI的宽度(W)、深度(D)以及STI到元件闸级(Gate)的距离(S)皆会改变应力对元件的影响。理想上,每片Wafer的STI的深度应为定值,此值由各家晶圆厂制程所决定,Circuit designer或Layout engineer不需要考虑STI深度所造成的影响。而STI到Gate的距离对device产生的影响就是之前说的LOD effect [1], [2],图一里标示的S,就是所谓的Length of diffusion (LOD)。图一里STI的宽度(W),也就是两个OD的Space,因此STI宽度所造成的影响称为OD space effect。在文章一开始提过,OSE在65nm之前的制程里并不明显,可以忽略;在45nm之後的制程,Designer就必须考虑OSE的影响。

图一:

模拟OSE

BSIM4 SPICE model并不支援OSE,foundries (TSMC、Samsung、IBM等)用自己的演算法来Model OSE,所以并没有标准的参数来描述OSE。虽然各家Foundry的参数不同,但基本上都是计算元件到四个边OD的平均距离。晶圆厂再根据制程参数、以及各自的演算法来模拟OSE的对元件的影响。如图二里中间4个Finger的Device A,其左、右、下方的OD spacing分别为XL、XR、YB,而上方则为YU1、YU2的平均。此外,Device A的四个Finger为单独Device的话,这四个Finger的OSE也会不相同。

由於没有标准的参数,Designer必须自行参阅晶圆厂提供的制程资料和SPICE model把相关参数找出来,然後简单计算带入Netlist里,或是直接用晶圆厂提供的PDK来做设计、模拟。


图二:

减少OSE

除了Pre-sim要预估OSE参数外,在设计、布局上也要降低OSE的影响。在Layout上,一个Finger一个OD单独画,然後每个device到device的距离要固定,这是最理想的状况。
为了节省面积,当Multi-finger画在同一块OD上时,Device上下方要有Dumy OD (or dummy device),而最左、右两端也要有足够的Dummy device。如下图三,绿色虚线里的Device是Critical device,上、下两排为Dummy device;左右两端各有两个Dummy device,和改善LOD effect的方法一样。

图三:

对类比(Analog)、数位(Digital)设计的影响

对类比设计来说,OSE和其他的LDE (Layout dependence effect)一样,原本就应该被模拟,并在设计上减少OSE对电路的影响。
对数位设计来说,由於Standand cell的特性是在特定的元件距离下所模拟的,所以APR工程师必须遵照Standard library的说明来摆放standard cell,并加适当的加入Dummy cell、Endcap、Filler等,来减少Real silicon和Timing library的误差。

延伸阅读:
[1] Introduction to LOD Effect (上) by bubuchen
[2] Introduction to LOD Effect (下) by bubuchen
[3] Well Proximity Effect by bubuchen
[4] Poly Space Effect (PSE) by bubuchen
[5]?Self-Heating Effect (SHE) 自我加热效应?by bubuchen

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